Glidande Medelvärde Labview Fpga

Beräkning av rörligt medelvärde. Detta VI beräknar och visar det glidande medlet med ett förinställt nummer. Först initierar VI två skiftregister. Topskiftregistret initialiseras med ett element och lägger sedan kontinuerligt det föregående värdet med det nya värdet. Detta skiftregister håller Summan av de sista x-mätningarna Efter att ha delat resultaten av add-funktionen med det förinställda värdet beräknar VI det rörliga genomsnittsvärdet. Det nedre skiftregistret innehåller en matris med medelvärdet. Detta skiftregister håller alla värden av mätningen. Utbytesfunktionen Ersätter det nya värdet efter varje loop. Denna VI är mycket effektiv och snabb eftersom den använder funktionen ersättningselement inuti öglan och initierar arrayen innan den går in i loop. This VI skapades i LabVIEW 6 1.Bookmark Share. LabVIEW Digital Filter Design Toolkit 8 2 1 Readme. LabVIEW Digital Filter Design Toolkit 8 2 1 adresser installationsproblem med Windows Vista x6 4-upplagan, 64-bitarsversionen, som finns i Digital Filter Design Toolkit 8 2 Om du har installerat Digital Filter Design Toolkit 8 2 måste du först avinstallera den versionen innan du installerar Digital Filter Design Toolkit 8 2 1.This filen innehåller information för att introducera dig till Digital Filter Design Toolkit Denna fil ger dig också hjälpmedel som du kan använda när du arbetar med verktygslådan Filen innehåller följande information som du behöver förstå. Digital Filter Design Toolkit ger en samling digitalt Filterdesignverktyg för att komplettera LabVIEW fullt eller professionellt utvecklingssystem Digital Filter Design Toolkit hjälper dig att designa digitala filter utan att du behöver ha avancerad kunskap om digital signalbehandling eller digital filtreringsteknik. Med Digital Filter Design Toolkit kan du designa, analysera, och simulera digitala filter med flytande punkt och fixpunkt. Med avvikande kunskaper om programmering i LabVIE W kan du använda Digital Filter Design Express VI för att interagera grafiskt med filterspecifikationer för att designa lämpliga digitala filter. Digital Filter Design Toolkit ger VI som du kan använda för att designa ett digitalt finitivt impulsrespons FIR eller oändligt impulsrespons IIR-filter, analysera det digitala filterets egenskaper, ändra implementeringsstrukturen för det digitala filtret och bearbeta data med det digitala filtret Förutom det flytande punktstödet ger Digital Filter Design Toolkit en uppsättning VI som du kan använda för att skapa en fast Digitala filtermodellen, analysera egenskaperna hos det fasta punkts digitala filtret, simulera prestanda för det fasta punkts digitala filtret och generera fast punkt C-kod, heltal LabVIEW-kod eller LabVIEW-fältprogrammerbart gate-array FPGA-kod för ett specifikt fastpunktsmål. Den Digital Filter Design Toolkit ger VI för multirate digital filter design Du kan använda VIs att designa och analysera en fl oating-point enstegs eller flerstegs multiratefilter Du kan då använda det designade multirate-filtret för att behandla data. Den Digital Filter Design Toolkit ger också en uppsättning VI som du kan använda för att skapa, analysera och simulera ett fastpunkts multiratfilter Du Kan generera LabVIEW FPGA-kod från det designade fastpunkts multirate-filtret för ett NI-rekonfigurerbart IO RIO-mål. Förutom grafiska verktyg för digital filterdesign tillhandahåller Digital Filter Design Toolkit även MathScript-funktioner som LabVIEW MathScript stöder. Dessa MathScript-funktioner gör att du kan Designfilter i en textbaserad miljö. För att använda Digital Filter Design Toolkit måste du ha National Instruments LabVIEW 8 2 eller senare, Full eller Professional Development System, installerat på värddatorn. Notera Om du vill använda Digital Filter Design Verktygslåda för att generera LabVIEW FPGA-kod från ett fastpunktsfilter måste du ha National Instruments LabVIEW FPGA-modul och NI-RIO-programvaruinstallation Ed med LabVIEW Se till att du installerar FPGA-modulen och NI-RIO-programvaran innan du installerar Digital Filter Design Toolkit Om du redan har Digital Filter Design Toolkit installerat, avinstallera Digital Filter Design Toolkit innan du installerar FPGA-modulen och NI-RIO softwareplete Följande steg för att installera Digital Filter Design Toolkit. Prior till installationen, kontrollera att din dator uppfyller följande villkor. En kompatibel version av LabVIEW är installerad. Inga tidigare versioner av Digital Filter Design Toolkit, inklusive betaversioner, installeras. LabVIEW Körs inte. Notera Om du vill använda Digital Filter Design Toolkit för att generera LabVIEW FPGA-kod från ett fastpunktsfilter, verifiera att du har FPGA-modulen och NI-RIO-programvaran installerad. Sätt in LabVIEW Digital Filter Design Toolkit-cd. Kör programmet. Följ instruktionerna som visas på skärmen. Digital Filter Design Toolkit 8 2 1 innehåller buggfixar men ger inga nya featu res Den Digital Filter Design Toolkit 8 2 innehåller följande nya funktioner. Digital Filter Design MathScript Functions. Use Digital Filter Design MathScript funktioner för att designa digitala filter med LabVIEW MathScript i en textbaserad miljö. Improved Fixed Point Filter Design Tools. The Digital Filter Design Toolkit 8 2 förbättrar användbarheten hos Fix-Point Tools VIs Dessa VI kan hjälpa dig att designa ett fastpunktsfilter med bara några få ingångar Du kan också använda dessa VI för att förfina filterdesignen. Digital Filter Design Toolkit 8 2 kategoriserar filterkoefficienter i två grupper filterkoefficienter ak och filterkoefficienter bv Dessa två grupper av filterkoefficienter använder olika värdeintervall Denna ändring gör att du kan kvantifiera filterkoefficienterna effektivt genom att använda ett begränsat antal bitar. Förbättrad Fix Point-kodkodgenerering. Den Digital Filter Design Toolkit 8 2 förbättrar fastpunktsfilterkodgenerering och stöder mer fastpunktsfiltermod Els, som de med 32-bitars koefficienter Du kan ange en fastpunktsfiltermodell för att utföra I32xI16- eller I32xI32-multiplikationer, förutom I16xI16-multiplikationer Du kan även skapa ett filterblock som kan bearbeta flerkanaliga signaler. Digital Filter Design Toolkit organiserar genererad LabVIEW-kod i LabVIEW-projektfiler så att du kan integrera filtret i ett annat projekt. För LabVIEW FPGA-kodgenerering förbättrar Digital Filter Design Toolkit 8 2 mekanismen för lagring av filterkoefficienter och de digitala filterens digitala filter. Den nya mekanismen lagrar den interna Tillstånd av ett filter i minnesobjekten i den genererade LabVIEW FPGA-koden För FIR-filter lagrar denna mekanism FIR-filterkoefficienterna i uppslagstabeller Vid bearbetning av flerkanaliga signaler kan LabVIEW FPGA-koden dela filterkoefficienterna och de logiska resurserna för filtreringskontroll Bland de flera kanalerna. Rational Resampling Multirate Filter Support. The Digital Filter Design Tool kit 8 2 ger stöd för design, analys och implementering av rationella resampling multirate-filter, förutom decimerings - och interpolationsfilter. Rationell resampling är användbar för gränssnitt med digitala signalbehandlings-DSP-system som arbetar med olika hastigheter. Till exempel kan du använda rationella Resampling för att konvertera en 48 kHz signal från ett professionellt ljudsystem till en 44 1 kHz signal för en ljud-CD. Multirate Filter Design Express VI. Använd multirate FIR design, flerstegs multirate filter design och multirate CIC Design Express VI för att designa multirate FIR Filter, flerstegs multiratefilter och multirate-kaskadintegrator comb CIC-filter interaktivt. Fixed-Point Multirate Filter Design Support. Use multirate Fixed Point Tools VIs för att kvantisera, modellera och simulera fastpunkts multirate-filter. Fixed-Point Multirate Filter FPGA Kod Generation Support. Use DFD FXP MRate Code Generator och DFD FXP NStage MRate Code Generator VI för att generera LabV IEW FPGA-kod från fastpunkts multirate-filter Du kan generera kod för både enkanals - och flerkanaliga filtreringsprogram Du kan också generera kod från både enstegs - och flerstegs multiratefilter. Fixed Point Moving Average Filter FPGA Code Generation Support. Använd DFD FXP Moving Average Code Generator VI för att generera LabVIEW FPGA-kod från fastpunktsrörande genomsnittliga MA-filter LabVIEW FPGA-koden som genereras från ett fastpunkts-MA-filter hjälper dig att utföra effektiv MA-filtrering på en ingångssignal med hjälp av några hårdvaruresurser. Använd hjälpprogrammen VIs att rita överföringsfunktion, nollpolevinst och skillnadsekvationer i bildkontroller. Filera Spara och ladda från till Textfilverktyg. Använd DFD-spara till textfil och DFD-Save MRate till Text File VIs för att spara filter, inklusive multirate-filter som textfiler Du kan få filterstrukturer, filterorder och filterkoefficienter från textfilerna. Du kan sedan kopiera filterkoefficienterna från textfilerna och oss E koefficienterna i andra applikationer. Använd DFD-laddningen från Textfil VI för att ladda ett filter från en textfil. Du kan inte använda denna VI för att ladda ett multiratefilter. Digital Filter Design Toolkit 8 2 innehåller mer än 100 exempel som visar hur man utföra vissa uppgifter med hjälp av Digital Filter Design VI och funktioner. Dessa exempel inkluderar både startad handledning och fördjupade fallstudier. Version 8 2 1. 438APUX0 Digital Filter Design Toolkit 8 2 1 åtgärdar ett problem där Mathminus-funktionen firminfas misslyckas beräkna korrekt minsta fasfaktorfaktor för en linjär fas, finit-impulsrespons FIR-filter. Digital Filter Design Toolkit 7 5 hade inga begränsningar av antalet steg eller differentialfördröjningen för ett CIC-filter. Den Digital Filter Design Toolkit 8 2 begränsar antalet steg i ett CIC-filter till intervallet 1, 8 och begränsar differentialfördröjningsvärdet till 1 eller 2. Om du vill använda ett filter som du konstruerade med Digitalfilt Er Design Toolkit 7 5, kan Digital Filter Design Toolkit 8 2 rapportera filtret som ett ogiltigt filterobjekt Om du stöter på den här situationen, spara filtret som en binär fil i Digital Filter Design Toolkit 7 5, använd sedan Digital Filter Design Toolkit 8 2 för att ladda filtret från binärfilen. Digital Filter Design Toolkit 7 5 definierade samplingsfrekvensen för ett multiratefilter som maximal samplingsfrekvens i multiratefilteret. Digital Filter Design Toolkit 8 2 definierar samplingsfrekvensen för en multirate filtrera som inmatningssamplingsfrekvens i multiratfilteret Om du vill använda ett interpolationsfilter som du har utformat med Digital Filter Design Toolkit 7 5 måste du först ändra samplingsfrekvensen för interpolationsfiltret från den maximala samplingsfrekvensen till Inmatningsprovtagningsfrekvens Denna ändring påverkar inte decimerings - och icke-hastighetsförändringsfilter. I Digital Filter Design Toolkit 8 2 används DFD FXP Modeling for CodeGe N Express VI finns inte på paletten Fixed Point Tools Använd DFD FXP Quantize Coef VI för att kvantifiera koefficienterna för ett filter och DFD FXP Modeling VI för att skapa en fastpunktsfiltermodell istället. I Digital Filter Design Toolkit 7 5 , Magnitudresponsen och fasresponsutgångarna för DFD-plot MRate Freq Response VI var kluster. I Digital Filter Design Toolkit 8 2 är dessa utgångar arrays av clusters. Version 8 2 1.Utöver de kända problemen i Digital Filter Design Toolkit 8 2 Digital Filter Design Toolkit 8 2 1 innehåller följande nya kända problem. Eftersom standardfonterna i Windows Vista skiljer sig från standardfonterna i tidigare versioner av Windows kanske du märker kosmetiska problem, till exempel överlappande eller stympade textsträngar , I VIs och LabVIEW-dialogrutor För att korrigera detta problem, ändra temaet för operativsystemet till Windows Classic i dialogrutan Temainställningar och starta om LabVIEW Välj Starta Kontrollpanel Utseende och Anpassning och klicka på Ändra tema för att visa dialogrutan Temainställningar. Filteranalys VI kan ta lång tid att analysera ett filter med hög order. DFD Remez Design VI kan ta lång tid att designa ett FIR-filter med en hög order. DFD Least Pth Norm Design VI kan ta lång tid att slutföra mönster som har iterativa algoritmer. Digital Filter Design Toolkit 8 2 tillåter inte nollvärderade nollor i Pole-Zero Placement Express VI Om du anger en noll - Värderas noll, tvingar Express VI nollvärdet noll till en icke-nollvärderad noll. När du utformar ett fastpunktsfilter måste du konfigurera kvantiseringsenheterna. Varje kvantiserare innehåller en signerad booleska som specificerar om du vill behandla ingångsnumret som Ett signerat nummer Digital Filter Design Toolkit 8 2 stöder endast signerade tal. Egenskaperna hos ett filter kan ändras om numeriska fel uppstår under omvandlingen mellan filterkoefficienterna för olika filterstrukturer. När du konverterar t han struktur av ett filter kan filtret med den nya strukturen vara helt annorlunda än det ursprungliga filtret. Om du stöter på den här situationen, försök att använda en annan struktur. Du kan behöva kompilera det digitala filterdesignexemplet VI som visar hur du använder genererade LabVIEW FPGA-kod i LabVIEW-projekt. Gå till LabVIEW Hjälp, tillgänglig genom att välja Hjälp Sök i LabVIEW Hjälp från rullgardinsmenyn i LabVIEW för information om hur du använder Digital Filter Design Toolkit. Du kan komma åt exemplen för Digital Filter Design Toolkit av Välj Hjälp Sök exempel för att visa NI Exempel Finder och sedan navigera till verktygslådor och moduler Digital Filter Design-mappen Du kan också klicka på länken Sök exempel i avsnittet Exempel i fönstret Komma igång för att visa NI Exempel Finder Du kan ändra ett exempel VI för att passa en ansökan, eller du kan kopiera och klistra in från ett eller flera exempel till ett VI som du skapar. Du kan också hitta exemplen för t Han Digital Filter Design Toolkit i labview exempel Digital Filter Design Directory 2006 2007 National Instruments Corporation Alla rättigheter förbehållna. Enligt upphovsrättslagarna får denna publikation inte reproduceras eller överföras i någon form, elektroniskt eller mekaniskt, inklusive fotokopiering, inspelning, lagring i ett informationshämtningssystem eller helt eller delvis översättas utan föregående skriftligt samtycke från National Instruments Corporation. National Instruments, NI och LabVIEW är varumärken som tillhör National Instruments Corporation. Se avsnittet om användarvillkor på för mer information om Nationella Instruments varumärken. Andra produkt - och företagsnamn som nämns här är varumärken eller handelsnamn på deras respektive företag. För patent som täcker produkterna National Instruments hänvisar du till lämplig plats Hjälppatent i din programvara, filen på din CD eller exponentia l Flyttande medelstegsrespons fpga. Jag har ett problem med mitt filter, den exponentiella vägda glidande medelfilter IIR-ordning Från boken Förstå digital signalbehandling Lyons Richard Jag har följande formel som beräknar 3dB-frekvensen fc från alfa Alpha är parametern för att styra filtret. Differensiell ekvation för filter ynxn alfa 1 - alfa-n-1.Relation Mellan fc och alfa alfa cos 2fc fs - 1 kvm cos 2fc fs - 4 cos 2fc fs 3. Om jag nu väljer en 3dB-frekvens på 0,0794Hz tidskonstant TC 2s alpha 0,00169621 fs 94Hz. For ett IIR-filter 1: a ordning, Stigningen av stegresponsen från 10 till 90 är Ta 2,2 TC vilket resulterar i Ta 4,4. Men om jag simulerar stegsvaret är min uppstigningstid ungefär 3 gånger av detta värde vid 14: e. Jag kan inte förklara varför Stegsvaret hos mitt filter skiljer sig så mycket för mitt rörliga medelfilter är den beräknade och simulerade uppstigningstiden lika. Jag har vi som utförs på FPGA-enheten. Kanske kan någon hitta ett misstag. Se även alfa-filter eller RC-filter. Är din samplingsfrekvens fs korrekt Om slingtidpunkten inte matchar, skulle det förklara det. Dina datatyper ser bra ut att få alfa inom 1 Men jag föreslår en mindre förändring i genomförandet Som det står , Det är lite benägen att avrunda drift, eftersom 1-alfa multipliceras flera gånger med y n-1 En något mer tillförlitlig metod är att säga en ny n-1 alfa xn - y n-1 Skillnaden är subtil, men ger mig bättre resultat många gånger och det eliminerar en multiplic. By vägen, tolka nummer gör samma sak som din konvertera från FXP till bool sedan tillbaka Det är lite mindre förvirrande, though. I mamma lite förbryllad av den tidsbestämda slingan som aldrig slingor Inför den tidpunkten som jag antog att det inte skulle användas, så aldrig använt det jag använder Loop Timer istället. CLD User since rev 8 6.Message 2 of 13 1.075 Views. Re exponentia l glidande medelstegsrespons fpga. 10-01-2015 02 05 - redigerad 10-01-2015 02 17 AM. thanks för ditt svar.1, jag bevisar min samplingsfrekvens med slingtiden Min inmatning är 425 532 ticks vilket är lika med.94 Hz Detta tickrate Bekräftas av fästingar EWMA. - Kanske kan någon testa koden och berätta.2 Jag hittade din inställning i trick och tippar i Lyons bok. Jag kommer att försöka, men kan du förklara att rundan drev lite Jag är ganska ny på detta område. Finns det ytterligare en fördel att eliminera en multiplikator med undantag av resurser. Är frekvensresponsen, impulsresponsen och stegsvaret samma.3. Om jag bara bitshift är jag snäll en van vid denna metod. Inte säker på om reinterprate-funktionen använder mindre resurser men tack för att du noterar det.4, den tidsbundna slingan repeterar varje 425 532 fästingar en gång. Så med en frekvens på 94Hz beräknas ett värde av koden, eftersom koden inuti den tidsbundna slingan bara behöver en iteration. Eller misstänker jag din fråga. Jag är inte säker på vilka ytterligare information du behöver försöka Att jämföra stegsvaret för ett glidande medelvärde med ett exponentiellt rörligt medelvärde EWMA Egentligen vill jag bara bekräfta teorin Som jag nämnde ovan för att få en tidskonstant av 2s vid en samplingsfrekvens på 94Hz måste alfa vara 0,00169 Stigningen Tid för stegsvaret från 10 till 90 av det slutliga värdet skiljer sig från teorinsökningen bör vara 4,4s med tidskonstant 2s men jag får nästan 14s om jag kör min kod på FPGA. Jag bekräftade att med alpha 0,00169 , min kod tar 1297samples för att få från 0,1 till 0,9 slutliga värdet är 1, starta värdet 0. Som du kan se i min kod kontrollerar jag slingtid med indikatorn ticks ewma för att bekräfta samplingsfrekvensen för SCTL. Kan någon annan bekräfta de 1297prover som behövs i alpha 0,00169 Eftersom jag tror att jag behöver för många prover för att nå 0,9-värdet. Jag har redan genomfört den föreslagna EWMA-versionen från det första svaret Samma problem här. Message 5 av 13 1.025 Views. Re exponentia l glidande medelstegsrespons fpga. 10-01-2015 08 13 - redigerad 10-01-2015 08 15 AM.1, jag bevisar min provtagningsfrekvens med slingtiden Min inmatning är 425 532 fästingar som är lika med.94 Hz Denna tickrate bekräftas av fästingar EWMA .- Kanske kan någon testa koden och berätta för mig.2, jag hittade din inställning i tricks och tippar avdelningen i Lyons bok. Jag kommer att försöka, men kan du förklara hur rundan går lite lite jag är ganska ny i detta område. Finns det ytterligare en fördel att eliminera en multiplikator med undantag av resurser. Är frekvensresponsen, impulsresponsen och stegsvaret samma.3. Om jag bara bithift är jag snäll en vana vid denna metod. Inte säker på om reinterprate-funktionen använder mindre ressources Men tack för att du noterade det.4, Den tidsbundna slingan repeterar varje 425 532 fästingar en gång Så med en frekvens på 94Hz beräknas ett värde av koden, eftersom koden inuti den tidsbundna slingan bara behöver en iteration eller missförstår jag din fråga. Jag använde ett kalkylblad för att simulera och få nästan exakt samma svar 12 99 cykler för att gå från 0 1 till 0 9 Kalkylblad gör ett användbart verktyg för att testa beräkningar.1 Okej, jag har aldrig använt SCTL med en cykelstimulering med T skrivet till stoppet. Det skulle tvinga matematiska funktionerna att vara ensamma - cykel, men jag är inte säker på om det är någon fördel jag bara ville se till att tiden var bekräftad, och det är.2 Den avrundade driften vinner antagligen inte t visas om inte din inmatning är liten mindre än 0 1 Jag ser Nu när du har 40 bitar 39 rätt i decimal för återkopplingen. Det tar ganska lite FPGA att multiplicera men har inte avrundade problem. Andra delar hade endast 18 bitar 17 i decimal, så alfa 0 00169 - 000007 Gånger skulle en inmatning på 0 1 ha varit 0 000169 - 0 000007 eller 7 fel Men multipliceringen är också 40 bit, så du borde inte se några problem. Typiskt har utdata yn färre bitar och kommer sluta sluta senast bit Men eftersom det är i en slinga som multiplicerar med 1-alfa varje gång, samlas avrundan ibland varje slinga till dess den är stor enou gh för att påverka tilläggets resultat Det är svårt att förklara, men min allmänna tumregel är att jag förväntar mig ett fel som är lika med den minsta delen dividerad med alfa, med hjälp av den ursprungliga metoden, eller ungefär hälften som inte innehåller en multipliceringsmetod. Svaren kommer att vara nästan identiska med undantag för en liten skillnad. Den största fördelen är att spara FPGA-utrymme och kompilera tid. Du kan minska antalet bitar för att spara ännu mer.3 De är i princip identiska och båda metoderna är fria i FPGA Bitarna är inte ändrade, så ingen logik behövs. De är helt enkelt relabeled.4 Jag tror att du svarade det bra. Allmänt, vid denna tidpunkt skulle jag justera alfa till mina resultat matchade vad jag ville ha och fortsätt jag hatar inte förstå en Men det finns inte tid att dyka in i den. Men för vetenskapens skull, låt oss överväga att din formel kan vara bristfällig. Jag tror att du kan använda en formel för en kontinuerlig exponentiell sönderfall e-tau, inte för en diskret exponentiell förfall 1-alfa Det är lättare att titta vid detta som en stegfunktion från 1 till 0 I så fall är yn för n 0 yn 1-alfa n Vi kan hitta n för yn 0 9, som n log 1-alfa 0 9 62 och n för yn 0 1, som 1361, för en skillnad på 1299. CLD User since rev 8 6.thank dig för ditt detaljerade svar. När problemet är uppe med stigningstiden tror jag att jag hittade felet. Det kan vara bra att formeln inte är korrekt eller vad är förmodligen missförstådd av mig och satt i fel sammanhang. När jag cyklade hem från jobbet, kom ihåg jag en praktisk funktion av labview utjämningsfilter Här måste du bara ställa in tau TC och fs och det beräknar nominatorn och nämnaren för exponentiellt glidande medelvärde och glidande medelvärdet Eftersom nominatorn är alfa kunde jag jämföra resultatet med den formel jag använde och det var ganska stor skillnad. Labview använder följande formel alfa 1-exp -1 fs TC Med denna formel är TC 2s lika med alfa 0,0053. Och med denna alpha fungerar min simulering Risetime 4,4s. Quoting you Generellt, vid denna tidpunkt skulle jag justera alfa till min r esults matchade vad jag ville ha, och fortsätt jag skulle gärna göra detsamma, men eftersom det här är min mastersuppsats måste jag lösa sådana saker. Nu tillbaka till avrundningsfrågorna förstår jag att de små värdena är ett större problem. Eftersom detta filter används i ett Lås In, värdena kommer att vara riktigt små Men jag testade det redan på vår mätutrustning och det fungerar, därför ska jag testa din version också, men om jag inte får problem, antar jag att jag håller det vid 40bits Att simulera följande inställning orsakade ett fel på 2 3 Använda 57 bitar minskade felet till under 1 Jag tror att 40bits ska räcka. Och om resurserna har jag inga bekymmer. Även om du använder en myrio i slutet har jag fortfarande mycket DSP-skivor för multiplikationen och 10 gratis FlipFlops. Så jag antar att det här ämnet är löst Tack för din stora hjälp och intressanta tankar. Jag är glad att det fungerar, nu. Jag växte upp i eran utan DSP-skivor i FPGA, och mindre cellantal, så tenderar fortfarande att tänka på dessa villkor föredrar jag fortfarande att spenna d 25 minuter programmering för att få mina kompileringstider nere, även om jag har haft fall där jag sänkte sammanställningstiden från 90 minuter till 45 minuter genom att optimera ganska med en kraftfull server för kompilering, det är mindre viktigt. En av dessa optimeringar är att reducera biträkningar där jag kan, särskilt för multiplikationer. Exempelvis är alfa 16 0 och för 0 0053 kan du också använda 12 -4 negativt tal i heltal. Du kan också kunna eliminera mycket övre bitar från din ingång 5 minuter att välja den minsta biträkningen kan enkelt spara 2-10 minuter för varje kompilering. Min andra optimering är att minska multiplikationer, men med en DSP-skiva, det är inte så viktigt jag kan inte hitta bra dokumentation om DSP-skivorna om du har vissa, vänligen posta länkar, men när jag förstår det, om du multiplicerar större antal biträkningar, behöver det flera skivor och kanske tid att kombinera resultaten. Och ett annat knep väljer en alfabet med ett enkelt binärt värde, som 1 256 du Plockade ca 1 189, och ändra fs tills du ge t utjämning du vill Använd sedan en konstant för alfa Multiplicera med en konstant 1 256 är ledig i FPGAen skiftar det bara bitarna. För att göra det, kan alfa-konstant optimera multiplikationerna ganska beroende på optimeringens smarts, det kan ändra det till en uppsättning adders istället Frontpanelingångar är bra för att få saker att fungera, men konstanter optimerar mycket bättre. CLD User since rev 8 6. Om du genomsnittligen 16 gånger så många prover fs 16x vad det var, borde du inkludera 4 fler bitar i din feedback Du har redan pleanty, så det kanske inte är viktigt om du inte går mycket snabbare annars ökar du fs är förmodligen bra. Om ingången har lågfrekvent brus, hjälper inte över provtagning att eliminera det vid alla högfrekventa ljud, men minskar med överprovtagning. Om exempelvis bruset över 10Hz är -5dB som är 10 - 5 gånger amplituden hos den signal du vill, och du provar på 20S s, kommer du förmodligen att plocka upp -5dB i dina första mätningar. Om din -3dB fc också är 10Hz, kommer du att sluta med omkring -8dB ljud kvar i din signal Om du istället tar 200S s, genomsnittliga grupper om 10, sedan skickar dessa medelvärden till filtret, vann du inte hjälpljud vid 10Hz du mäter 10Hz brus utan samplingseffekter, men kommer att minska bruset över 100Hz med en faktor av Nära men inte riktigt 10.There är hela terminslära klasser som diskuterar varför, hur , etc Den korta versionen är detta Varje prov är summan av signalen du vill ha och ljud Om du lägger till 10 prov får du 10x den signal du vill ha och summan av 10 ljud. Tystets natur bestämmer vad du får när du Lägg till de 10 proverna av ljud Gaussisk ljud lägger till något sätt som om 83 av proverna är under X, summan har 83 summor under 1 1X eller något liknande. Linjärt brus lägger till ett annat sätt Och upprepande mönster lägger till ett annat sätt Så utan att veta exakt vad bullret är, ingen kan svara dig med säkerhet, förutom att medelvärdet av flera prover antagligen hjälper, och nästan aldrig gör ont. Det finns också frågan om aliasing Om du har en sinusinterferans på 60Hz vid -3dB, och du provar på 10 001S s antar alltid att klockorna inte matchar noggrant, du kommer att få något som 0 006Hz vid -3dB läggas till din signal och ditt filter vann inte ta bort det. Men stötar din samplingsfrekvens till 100 001S s, kommer störningen att ligga på cirka 40Hz , Så ditt filter borde eliminera it. Averagi ng 10 prover åt gången är en typ av filterlåda Om du tittar på det i en frekvensdomän kan du se att vissa högre frekvenser flyttas till lägre frekvenser på ett udda sätt, och inte alla minskar om du genomsnittligt 4000 s s , 100 åt gången får du ett genomsnitt 40 gånger per sekund Med 60Hz interferens får du ungefär 1 3 så mycket brus, skiftat till 20Hz, vilket vann t filter samt 60Hz skulle ha. Så skulle det bli bättre att använda EWMA-filtret vid den högre samplingsfrekvensen än till genomsnittliga block av ingångar, filtrera sedan och Medelvärdet är förmodligen bättre än bara med en långsammare samplingsfrekvens. Om du har en inmatningsadapter med inbyggda elektroniska filter är det ännu bättre , Och det är inte nödvändigt att prova mer än 2X filter s frekvens. CLD User since rev 8 6.